reg_file

module red_file_4x8 (
  input [7:0]wr_data,
        [1:0]wr_addr,
        wr_e,
        [1,0]rd_addr,
  output [7:0]rd_data);

  wire [3:0]w;

  decoder dec (.e(we_e), .s(wr_addr), w[0], w[1], w[2], w[3]);

  reg1 # (.w(2)








  module rgst # (
  parameter w = 8,
  parameter iv = { w { 1'b0} } )
  ( input [w-1 : 0] d,
    input clk, rst_b, clr, ld,
    output reg [w-1 : 0] q );

endmodule