LATTICE VANTIS

Hallo diese Vantis (Lattice-> Mach Series) Bücher sind ganz gut, denke ich,
etwas alt, aber eben vom Hersteller.
.http://www.thierry-lequeu.fr/data/Vantis/databook.htm
Hier bin ich dabei mir einen sync. Write u. async. Read Bus-Interface anzulesen.
Mit dem 'Strobe_1 u. da folgendem ''Strobe_2 kann ich via Bus-arbiter das asynchron
unter der Berücksichtigung der logischen bool (Und) Verknüpfung ohne Gefahr vom design-fehler wohl machen.  Den Ansatz  mache ich in Vorbereitung auf das SRAM DDR3 Interface.
Das ist aber mit dem RAS,CAS so schwer zu verstehen, da ich das RAS / CAS als Strobe
Z.B --__--  oder -_- .....
und im anderen DatenBlatt wiederum ist das RAS signal static Hold bis der CAS Zyklus endet.
Oder jeder DDRx-Ram Hersteller macht da sein eigenes Arbitrierung Protokoll.
Siehe auch PCI Bus
Link:
http://www.thierry-lequeu.fr/data/Vantis/literature/vf1003.pdf
The Evolution of Bus-Friendly Inputs and I/Os
Mit 1K Ext. oder 100K Ext. -<Pull-Up
http://www.thierry-lequeu.fr/data/Vantis/literature/19671c.pdf
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Dreh-Encoder. Xor Vector-Matrix
http://www.hackmeister.dk/2010/07/using-a-quadrature-encoder-as-input-to-fpga/
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Receiving UART
http://embdev.net/topic/320007#new
elsif (rising_edge(rxclk)) then -- Synchronize the asynch signal
rx_d1  <= rx_in;
 rx_d2 <= rx_d1;

Check if just received start of frame
if (rx_busy = '0' and rx_d2 = '0') {
then rx_busy <= '1'; rx_sample_cnt <= X"1"; rx_cnt <= X"0"; end if;
}
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Online Shop
http://startups.co.uk/selling-online/
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