StartUp(BSP)+ IP Coregen" + Pearl Script

Amelia Dalton Chalk Talk <-Digital-><Xilinx [Analog Bus-<>FrontEnd]
http://www.eejournal.com/index.php?cID=22507&method=discussion_comment_posted#ccm-discussion-guestbook-form-3477
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AXI4
http://www.xilinx.com/support/documentation/ip_documentation/ds711_plbv46_axi_bridge.pdf
http://www.design-reuse.com/video/browse/2/
@User
Create a new project in “I:\xilinx\tutorial\cores”
Da ist von der Window File Explorer Perspektive etwas komplex.
Vault-driven FPGA Design methodology via (BSP),XML *."poa"=.( periperal analyse order)

Aber das Board Support Package (BSP)  ist der primäre Schlüssel für die Data-Base.
(BRAM XY ) iData dData,Fast Simplex Link,
PLBv4.6, Bus-AXI-Light1,
mit Bridge vai AXI-<->PLB-vBus<Memory_Adapter-Bridge->AXI-BUS.
AXI Bus ist ein kleiner AMBA-Bus, mit dem man ARM Onboard ALU koppelt.
my_custom_ip -> user_logic + Wrapper..
‎‎Montag, ‎6. ‎Januar ‎2014
Sicher ist das nicht einfach, aber so kann man das halt lernen, mit dem EDK.
via (Platform Studio) -Hierarchie- als Model + Sub-Folder, Folder For internal use intern.. extern.  BSB Base System Builder.->Design Implementation for more details.
Tip(#1):
Xilinx EDK Tutorial - Using the Base System Builder Wizard - Part 1
https://www.youtube.com/watch?v=STGiqlBRVms
### bis...Tutorial #3 Wizard Part 1,2,3.--> Folder: "Pcores","Data","Driver".
Das sind also die 3 Folder., für my_custom_ip mit 300 I/O Ports.
Da sind 10*32Bit, die via xFunktion(Base-Addr,+Offset [0][9]...) organisiert sind.
(Wie eine Telefon-Rufnummer, Vorwahl,Ruf#,+Offs-Sub-Ruf# ) als PLB-v4.6-Bus
1. - z.B SubFolder 'Driver-> (*.c,h;) also  C-Proto-Type, Header .h
2. ......
3. ....Instanzierung  der ip mit Port-Mapping Design Repository
PS....Dazu schicke ich noch ein *.pdf Dokument. Bis zu BitgenReport
 Design Repository: bearbone generate, export,import,Bi-directional Association
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Xilinx EDK Tutorial - Using the Base System Builder Wizard - Part 1
1() 'Wichtig im [PORT] Menue ist das #'-anklicken, und "make external" Feature.
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Tip:(#2) Hier ist das für das Virtex-6 605 DDR3 Ram Spartan-3E DDR RAM
Using Cores (Xilinx Core Generator)

MIG Memory -->use a "IP Coregen" --|> Pearl Script für import ucf net to myucf+ add it
finaly to sub-folder system.ucf
https://www.youtube.com/watch?v=pH4g9bIKi2g&list=PL5126581F05CA46E3