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bueddl

Untitled

May 15th, 2013
271
0
Never
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WHOIS 0.57 KB | None | 0 0
  1. Name V17 ;
  2. Partno IC1 ;
  3. Date 07.05.13 ;
  4. Rev 1 ;
  5. Designer Gruppe 5 ;
  6. Company FH Friedberg, Digitallabor ;
  7. Assembly Versuch 12 ;
  8. Location ;
  9. Device G16V8 ;
  10.  
  11.  
  12.  
  13. /* Aufgabe:
  14.  
  15.  */
  16.  
  17. /* ########################################################## */
  18. /*  *** Eingaenge *** */
  19.  
  20. pin 1 = clk ;
  21. pin 2 = A ;
  22. pin 3 = B ;
  23.  
  24. /* ########################################################## */
  25. /* *** Ausgaenge *** */
  26.  
  27. /* D-FlipFlops zur Verzoegerung aktueller Output -> naechster Input */
  28.  
  29. pin 12 = Q0 ;
  30. pin 13 = Q1 ;
  31. pin 14 = Q2 ;
  32. pin 15 = Q3 ;
  33.  
  34. Q0.D = ...;
  35.  
  36. Q1.D = ...;
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