library IEEE;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
use IEEE.STD_LOGIC_1164.ALL;

entity Licznik_modulo4 is
    Port ( wej : in  STD_LOGIC;
           wyj : out  STD_LOGIC_vector(1 downto 0));
end Licznik_modulo4;

architecture Behavioral of Licznik_modulo4 is
    signal licznik: std_logic_vector(1 downto 0) := "00";
    begin
    process(wej)
        begin
            if wej'event then
                licznik <= licznik+1;
            end if;
    end process;
    wyj <= licznik;

end Behavioral;