Lab09 - Ej04 - Código y testbench

`include "contador.v"
`include "rom.v"

module ej04 (input clk, reset, en, load, input [3:0] loadValue, output [7:0] data);

    wire [3:0] contador_a_rom;

    contador U1 (clk, reset, en, load, loadValue, contador_a_rom);
    rom U2(contador_a_rom, data);

endmodule



module tb();

    reg clk, reset, en, load;
    reg [3:0] loadValue;
    wire [7:0] data;

    ej04 U1(clk, reset, en, load, loadValue, data);

    initial begin
        $dumpfile("timing.vcd");
        $dumpvars(0, tb);
    end

    initial begin
        clk = 0; reset = 0; en = 0; load = 0; loadValue = 4'b0;

        $monitor("reset: %b enable: %b load: %b loadValue: %b || data: %b\t %d", reset, en, load, loadValue, data, $time);

        $display("Al activar el enable la salida es siempre xxxxxxxx porque no hemos hecho reset");
        en = 1;
        #22
        en = 0;
        #10
        $display("Al activar el load sí cargamos un valor en el contador por lo que la ROM responde con el dato correspondiente. La salida de data es xxxxxxxx por un momento por la forma en la que funciona la instrucción $monitor. Primero se ejecuta porque load cambió y luego porque data cambió.");
        load = 1;
        #20
        load = 0;
        $display("Cambiamos el valor de precarga del contador");
        loadValue = 4'b1111;
        #10
        $display("Al activar load de nuevo la memoria ROM muestra el dato correspondiente. Data pareciera no cambiar al principio, pero de nuevo es por la forma en la que funciona $monitor.");
        load = 1;
        #10
        $display("Activamos el enable del contador para que cuente. El valor de data muestra la salida de la ROM hasta que $finish se ejecuta. LoadValue es irrelevante porque la señal de load = 0. La instrucción JC pareciera no ejecutarse correctamente (en data falta 0000_0000). Sin embargo, como 'data' es igual en ambas líneas (0000_0000) entonces $monitor no lo detecta y por ende no lo imprime.");
        load = 0;
        en = 1;

    end

    always
        #5 clk = ~clk;

    initial
        #230 $finish;

endmodule