Advertisement
sanoyashi

example_tcl

Oct 17th, 2021 (edited)
2,019
0
Never
Not a member of Pastebin yet? Sign Up, it unlocks many cool features!
TCL 1.62 KB | None | 0 0
  1. set path /../..
  2.  
  3. set name  " list   \
  4.            $path  \
  5.            $path2 \
  6.            $path3 \
  7. "
  8.  
  9. read_verilog  [ glob $folder_name/*.vh ]    - подгрузка всех файлов header из папки
  10. read_verilog  -sv [ glob  $folder_name/*.svh  ] - подгрузка всех фалов System Verilog из папки
  11. read_verilog  -sv [ glob  $folder_name/*.svi  ] - подгрузка всех фалов System Verilog из папки
  12. read_verilog  [ glob $folder_name/*.h ]    - подгрузка всех файлов verilog из папки
  13. read_verilog -sv [ glob $folder_name/*.sv ]    - подгрузка всех фалов System Verilog из папки
  14. ........
  15. set_property is_global_include true [get_files $path/file.vh]  -попытка сделать глобальную видимость для файла header
  16.  
  17. synth_design -top $top -part $device  -include_dirs $name -rtl  - start elaborate design
  18.  
  19.  
  20. Starting Synthesize : Time (s): cpu = 00:00:02 ; elapsed = 00:00:02 ........
  21. ---------------------------------------------------------------------------------
  22. последовательность компиляции не поменялась((
  23. INFO: [Synth 8-6157] synthesizing module 'file_base' [$path/file_base.sv:3]
  24. INFO: [Synth 8-6157] synthesizing module 'file_if' [$path/file_if.svi:3]
  25. INFO: [Synth 8-6155] done synthesizing module 'file_if' (0#1) [$path/file_if.svi:3]
  26. INFO: [Synth 8-6157] synthesizing module 'some_verilog_file' [$path/some_verilog_filet.v:97]
  27. INFO: [Synth 8-6157] synthesizing module 'next_some_verilog_file' [$path/next_some_verilog_file.v:55]
  28.      
  29.  
  30.  
  31.  
  32.  
Advertisement
Add Comment
Please, Sign In to add comment
Advertisement